为了帮助职业圈网友能够及时了解华为的面试流程以及面试过程所涉及的面试问题，职业圈小编把刚获得的华为面试经验马上编辑好，快速提供给大家，以便能够尽快帮助到有需要的人。

面试过程 一面：
1、亚稳态是怎么形成的？有什么危害？该怎么消除？
2、制程是什么？制程的进步给芯片会带来什么进步？又会
带来什么消极的效应？
3、制程提升会产生低阈值MOS管，但是也会造成漏电增加。你
有什么办法降低芯片的功耗？
4、你的项目是干嘛的？规模（代码）怎么样？都是你自己做的嘛？
5、手撕一个代码吧，串行输入三个8bit数据，每个有效数据输入都会
有一个valid_in，之后进行比较，由大到小串行输出，每个有效数据输
出都要有valid_out，三个数据输出结束给一个done信号。
一开始我用了三组寄存器保存三个排列好大小的数据，再用了一组寄存器
做数据输出，用两个比较器进行数据比较。面试官让我优化，最后在其
循循善诱之下，我把输出寄存器去掉，利用另三组中某一组寄存器进行输出，
因为是串行输出，在第一个数据输出的同时将下一个数据赋值给“输出”寄存器。
并且利用串行特点优化成只使用一个比较器（只比较data_0与data_in）

面试过程中面试官提了哪些问题 1、了解uvm嘛？你认为设计和验证的区别是怎样的？
2、或者从另一个角度说，为什么reference model不能让
设计的人员来写？
因为这很容易让DUT和reference model的功能自洽，没有
比较的意义了。然后说了一堆黑盒白盒灰盒，网有点卡没
听清楚。最重要的是要从两个不同的方面对DUT的功能进
行对比，不能自洽。
3、你的控制器时钟比如从2G变到3G了，会对信号完整性造
成什么影响？该怎么解决？
我就回答了个ODT，利用终端电阻吸收信号反射保证完整性
（这也是JEDEC文档介绍的ODT的功能）。面试官说对这是
一种方法，还有别的吗？无。。。。
4、你的控制器有对DDR3进行training嘛？有calibration
嘛？在控制器工作的时候上级接口会给你读写命令嘛（就
是问我有没有状态信号给出）？这个状态信号是跨时钟
域，怎么处理的？快到慢不会出现漏采嘛？
5、说一下常用的跨时钟域信号的同步方法吧。
6、手撕一个代码，你选设计还是验证？画出电路图写出关
键代码。
然后我就手撕了一下单比特快到慢跨时钟域反馈展宽电
路。
三面：
1、你有没有在某段时间里有特别想超越他人当第一的想法？
我就说本科之前有，所以成绩不错保研到了复旦，但是研究生之后就一直在做项目，学
习成绩也相对不重要了。
2、你业余时间都在干嘛？有什么爱好嘛？
没什么业余时间，在阿里实习996，在实验室也是每晚十点多回宿舍。其余业余时间也主
要是打乒乓球锻炼了。
3、你怎么看待华为“艰苦奋斗”“时常自省”的价值观？
（我感觉就是在问我怎么看待华为996的工作）国内科技公司起步可能本来就
比国外晚，甚至晚很多年，只能付出比他们更多的时间精力来弥补。只有这样
才能存活下去，才能讲更进一步的进步。
4、那“时常自省”呢？
我经常自省。当初在入职阿里之前没有提前学习sv跟uvm的知识就已经让我非常自责
了。本来应该提前学习的。
5、你认为提前学习很重要？
对，就拿实习来说，当你入组之后发现有些人已经有较好的基础，已经用uvm搭建验证
环境了，而你还在起步阶段，这就让人非常的难受。。。。
6、我看你在阿里还实习了一段时间，如果阿里跟华为同时。。。（我还没等他
说完，抢先一步“那必须是华为啊”）不不不，我说你会从什么角度考虑？

查看面试题参考答案>>

有关面试流程的相关细节问答 你是通过何种渠道获得这次面试机会的？
答:校园招聘

你觉得这次面试的难度如何？
答:难度一般

你对这次面试的整体感觉怎么样？
答:很好

这次面试的结果如何？
答:面试成功且工作