三面，前两轮技术面项目、八股都有问，还手撕了两道代码题，都是比较简单的三分频和状态机，最后终面主管面挂了，主管面同样问的技术问题，问的都是比较深比较开放性的问题，没有准备的很好，挂了。

前两面比较简单，主要是项目、八股和手撕题，最后主管面问了开放性问题，比如举例说明如果代码覆盖率100%了，功能覆盖率没达到100%可能是什么原因现象导致的以及你在验证项目过程中验出了哪些比较大或者记忆犹新的bug之类的，面对这些开放性问题没有准备的很好。

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一面20分钟
HR先让自我介绍然后问求职岗位意向
技术面问题
(1)信号的跨时钟域同步。包括单?特和多?特，对于单?特?然?两级寄存器同步最为?便。对于多?特，常考察异步FIFO以及握??法。要理解亚稳态的概念以及避免亚稳态的?法。
(2)说到亚稳态，就不得不说setup time 和 hold time。?定要掌握两种时钟约束和分析时钟约束的?法。清楚四种路径（输?到输出，输?到寄存器，寄存器到寄存器，寄存器到输出），并能找到关键路径。会计算最?的?作频率。
(3)分析和修复setup time validation（降低时钟频率，组合逻辑优化或拆分，提??作电压） 和 hold time validation（插?buffer，更难修复）
(4)能?verilog描述常?的电路结构，如：D触发器，计数器，分频（奇数倍分频，偶数倍分频，?数分频（如1.5倍）），同步FIFO，异步FIFO,序列检测器（FSM实现）

技术面问题
(1)信号的跨时钟域同步。包括单?特和多?特，对于单?特?然?两级寄存器同步最为?便。对于多?特，常考察异步FIFO以及握??法。要理解亚稳态的概念以及避免亚稳态的?法。
(2)说到亚稳态，就不得不说setup time 和 hold time。?定要掌握两种时钟约束和分析时钟约束的?法。清楚四种路径（输?到输出，输?到寄存器，寄存器到寄存器，寄存器到输出），并能找到关键路径。会计算最?的?作频率。
(3)分析和修复setup time validation（降低时钟频率，组合逻辑优化或拆分，提??作电压） 和 hold time validation（插?buffer，更难修复）
(4)能?verilog描述常?的电路结构，如：D触发器，计数器，分频（奇数倍分频，偶数倍分频，?数分频（如1.5倍）），同步FIFO，异步FIFO,序列检测器（FSM实现）

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1、通过校园招聘
2、单面，首先是短信锁定，预约时间，然后开始面试
3、先是自我介绍，然后针对简历的问题进行提问
4、等待结果

1、针对简历填写的项目进行提问，写什么问什么
2、询问一下与信号、通信相关的问题，比如基站、网络协议，不懂的就回答不懂
3、问一些IC设计的流程，怎么学习验证的知识，在校怎么学习IC验证
4、UVM和SV的基础知识，这个看看就会了

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