一面：
1、亚稳态是怎么形成的？有什么危害？该怎么消除？
2、制程是什么？制程的进步给芯片会带来什么进步？又会
带来什么消极的效应？
3、制程提升会产生低阈值MOS管，但是也会造成漏电增加。你
有什么办法降低芯片的功耗？
4、你的项目是干嘛的？规模（代码）怎么样？都是你自己做的嘛？
5、手撕一个代码吧，串行输入三个8bit数据，每个有效数据输入都会
有一个valid_in，之后进行比较，由大到小串行输出，每个有效数据输
出都要有valid_out，三个数据输出结束给一个done信号。
一开始我用了三组寄存器保存三个排列好大小的数据，再用了一组寄存器
做数据输出，用两个比较器进行数据比较。面试官让我优化，最后在其
循循善诱之下，我把输出寄存器去掉，利用另三组中某一组寄存器进行输出，
因为是串行输出，在第一个数据输出的同时将下一个数据赋值给“输出”寄存器。
并且利用串行特点优化成只使用一个比较器（只比较data_0与data_in）

1、了解uvm嘛？你认为设计和验证的区别是怎样的？
2、或者从另一个角度说，为什么reference model不能让
设计的人员来写？
因为这很容易让DUT和reference model的功能自洽，没有
比较的意义了。然后说了一堆黑盒白盒灰盒，网有点卡没
听清楚。最重要的是要从两个不同的方面对DUT的功能进
行对比，不能自洽。
3、你的控制器时钟比如从2G变到3G了，会对信号完整性造
成什么影响？该怎么解决？
我就回答了个ODT，利用终端电阻吸收信号反射保证完整性
（这也是JEDEC文档介绍的ODT的功能）。面试官说对这是
一种方法，还有别的吗？无。。。。
4、你的控制器有对DDR3进行training嘛？有calibration
嘛？在控制器工作的时候上级接口会给你读写命令嘛（就
是问我有没有状态信号给出）？这个状态信号是跨时钟
域，怎么处理的？快到慢不会出现漏采嘛？
5、说一下常用的跨时钟域信号的同步方法吧。
6、手撕一个代码，你选设计还是验证？画出电路图写出关
键代码。
然后我就手撕了一下单比特快到慢跨时钟域反馈展宽电
路。
三面：
1、你有没有在某段时间里有特别想超越他人当第一的想法？
我就说本科之前有，所以成绩不错保研到了复旦，但是研究生之后就一直在做项目，学
习成绩也相对不重要了。
2、你业余时间都在干嘛？有什么爱好嘛？
没什么业余时间，在阿里实习996，在实验室也是每晚十点多回宿舍。其余业余时间也主
要是打乒乓球锻炼了。
3、你怎么看待华为“艰苦奋斗”“时常自省”的价值观？
（我感觉就是在问我怎么看待华为996的工作）国内科技公司起步可能本来就
比国外晚，甚至晚很多年，只能付出比他们更多的时间精力来弥补。只有这样
才能存活下去，才能讲更进一步的进步。
4、那“时常自省”呢？
我经常自省。当初在入职阿里之前没有提前学习sv跟uvm的知识就已经让我非常自责
了。本来应该提前学习的。
5、你认为提前学习很重要？
对，就拿实习来说，当你入组之后发现有些人已经有较好的基础，已经用uvm搭建验证
环境了，而你还在起步阶段，这就让人非常的难受。。。。
6、我看你在阿里还实习了一段时间，如果阿里跟华为同时。。。（我还没等他
说完，抢先一步“那必须是华为啊”）不不不，我说你会从什么角度考虑？

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开场就是 自我介绍。
我自我介绍的时候提到了自己有项目经验（也有可能你不提项目，面试官就不问了，因为昨天专业面已经面过项目了）。
然后那面试官就问你都做过哪些项目，虽然昨天刚面过项目但还是有点慌了。说了两个，第一个是自己做的也是最熟悉的，第二个无人机的是自己不熟悉的。（自己不熟悉的就不应该说，这是一大失误）
然后面试官就问那你做的那个无人机，你们是哪些模块实现啥功能，你们几个人做的，你负责的是哪一部分，你负责的那一部分遇到了什么问题，你是怎么解决的。（实惨，这个项目就是我没准备的，整个系统搭建就没说清楚，自己遇到的问题及如何解决这块也是磕磕绊绊，我觉得做技术的人就是直接，听不得你说废话，感觉我一通磕磕绊绊也没说清楚，到后面那个问题的时候面试官就打断我了）
后面问你在这个项目中学到了什么，举个例子。
我就说我学到了遇到问题积极去查资料，去解决，举例子的时候细节说的太多了，面试官直接打断，问我 我的是啥，我说举个例子，再问你说的是我问的吗，我说不好意思，是我是细节描述太多了没有把思路说清楚。然后人家直接问下一个问题了

问：你评价下你自己，举个例子。
（唉，感觉这个问题也没回答好。直接理解成个人优缺点回答了，但是现在想来，应该先来一个总的介绍，我是一个XXX的人，具体表现在XXX方面，但同时也有一些缺点，比如说XXXX）
问你对你未来的工作环境，生活环境，你想象中是什么样子？
答：我希望同事之间就是一起负责一个项目的同时，能友好和谐一点，生活的话因为加班是不可避免的，所以希望到时候住的离公司近点，节省点上下班路上的时间来多点生活。
问了成绩
最后就是你还有什么问题
我问了员工的发展空间，但是对方回答的非常空泛总结就是发展空间非常大，只要你有能力。
多嘴的我又问了一句能不能详细点，然后说 ，就是比如做技术的话几年时间做到管理岗，答就是看个人能力。前面其实也已经说了就是看个人能力，多嘴了问的这句就显得非常学生，感觉不太好。阿西，这句话我就不该问的。总之就是感觉不太好。
最后问了啥时候出结果
那人说他们是负责技术的，通知时人事发，所以他们也不知道。
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感觉我全程被面试官带着鼻子走，开头问项目那块开始就慌了，后面也就回答的不好，准备的东西也都没用上。
现在回头看的话，开场面试官问的项目那块其实是常规问题，但是是自己失误，先抛出了一个自己并不熟悉的项目，后面的一串就都走偏了。
遇到这种发挥失误情况，应该及时止损，把话题方向转到自己熟悉的方向中去。就给面试官说：这个项目我参与的只是一小块，我自己的负责最多的项目其实是另一个，XXXXX。
最后提问，问发展空间，他们其实也回答的很空泛，但能感觉到对这个问题还是毕竟友好。
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下午有别的同学综合面试了，是一个HR面的，问的问题就更偏综合一些，比如说出自己的5个优点，然后举个例子。
你的爱好是什么
你怎么看待加班
如果加班和你的家庭生活冲突 了你怎么办
如果你跟别人意见不合你怎么处理

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开始面试官先让我自我介绍，我主要说了一下现在和以前做的项目。我说我现在做的是一个RFID阅读器的SOC项目，然后面试官立马让我画一下整个SOC的架构图。我就一边画一边跟面试官讲，从ARM内核到外设blablabla。讲完面试官觉得挺满意，还问我现在项目进度怎么样？我就说项目是我跟师兄在做，现在导师想让我做验证部分，所以我也在自学UVM。一听到UVM面试官又让我画一下整个验证平台的架构。画完之后他又问我，平时写过什么小电路吗？我就说了一堆，他就让我那你说一下FIFO的基本架构把。然后我写过一个异步FIFO（Cummings那篇异步FIFO论文），我也是一面画图一边讲解。画完之后面试官说不错，就说第一轮面试结束了，让我到旁边休息厅等第二轮综合面，而且还让我问了几个问题。我就问大概二轮面试要多久哇？（想想真是超傻的问题）
整轮面试大概10分钟，建议是准备的时候一定要对自己项目了然于心。面试官可能不一定懂你做的东西，不过他肯定能知道你有没有真的参与进去做。他会问得很细，比如一些小模块的实现、一些项目中涉及到的知识，像总线啊，ram之类的。其次是一些基本的数字电路也要比较熟，准备的时候我曾经总结了一堆知识点：verilog基本语法、时序逻辑电路组合逻辑电路、是否能综合、setup/hold time分析、毛刺的成因（竞争冒险）、FSM（二段三段式）、FIFO（同步异步）、串并转换、分频电路（奇数分频，偶数分频）、流水线的实现、乒乓buffer，数电逻辑式计算。

华为数字芯片岗面试还是挺顺利的。整个面试氛围都很好，面试官一直是处于一种跟你讨论的角色来问你问题的，所以放轻松点，就像跟另外一个技术人员讨论技术问题就好了。准备的时候还是得着重自己做过的项目，面试官问的真的很细，不是很懂的就不要拿出来献丑了。另外一方面，保持自信很重要！

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