两轮面试，一面技术面，二面HR面。
技术面主要针对简历问，从项目到个人技能，并且会追着问，手撕代码撕了一次，剩下的就是一些基础的verilog、SystemVerilog语法知识了。
HR，面就是聊一聊个人的性格，让我说了一些自己感到骄傲的事、举例说明自己负责任等等。

面的验证岗，大部分都是芯片验证相关的问题。
1.自我介绍
2.VIP怎么写
3.用verilog写一个I2C接口的pad
4.验证流程
5.验证环境怎么搭
6.写一个driver class基本的结构，手撕代码
7.`uvm_component_utils有什么用
8.`ifndef，`define，`endif有什么用
9.UVM中的factory机制有什么好处
10.有没有用过process
11.run_phase和main_phase的区别
12.寄存器模型的方法（write，mirror等）
13.TLM怎么用
14.覆盖率分类
15.形式验证有哪些，有没有用过formality

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海笔，投完简历笔完一个月才约面，会短信自行约面试时间，上午下午都有。有两个面试官，一个负责问技术，一个最后反问环节回答

一上来就先问了几个八股，不是很难就是phase机制，task/function啥的。然后就问项目，自己选一个最熟悉的，会问一些设计的细节，还有如果出了xx错误怎么解决。整体强度还好

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面试前有笔试，笔试完成进行一面。主要针对简历上的内容提问问题，介绍项目实现了什么，做了什么验证，个人在其中做了什么工作

个人未来的发展规划；
有没有多人合作完成的项目，在其中发挥了什么作用，觉得自己做的好或不好的地方；
遇到的挫折

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