首先自我介绍，然后进行专业知识问答，再然后进行群面，主要聊了你的是哪个专业的，你做过哪些项目，你为什么想做这种类似的项目，最后没有被录取，TMD，兆易创新就是狗，难的要死，还不给反问机会

driver和Sequencer之间是怎么通信的，怎么握手的？
答：driver和sequencer直接按通过TLM端口实现通信，核心目标在与测试激励的生成与执行。
握手机制在于请求和响应的异步传输。 在env的connect_phase中进行两端口的连接
通过get_next_item发起请求，通过item_done来通知sequencer
2、UVM的组件
答：driver, monitor, sequencer agent, scoreboard env test
3、建立时间和保持时间可以是负值吗
答：负值表示数据在时钟边沿的有效时间早于理论的定义点；
① 建立时间负值表示数据在时钟沿之前更早就需要稳定； 数据延迟更大，从引脚上看时钟先到，建立时间为负，但在实际的锁存点，数据早到，建立时间依然为正
② 保持时间负值表示数据在时钟沿之后更晚才需要变化；时钟延迟更大，从引脚上看是数据先到，保持时间为负，但实际锁存点依然是时钟先到，保持时间为正值。
有的地方建立/保持时间为负值，
? 之所以是负值，仅仅是因为观察点不同，但在锁存器端口上，依然为正值
两者不可同时为负，两者只能一正一负，以保证数据在时钟边沿前后的总稳定时间满足逻辑要求
4、从器件角度看，为什么触发器会有建立时间和保持时间
答：建立时间和保持时间共同决定了触发器的动态特性。建立时间决定了触发器之间组合逻辑的最大延迟；保持时间决定了触发器之间组合逻辑的最小延迟
?触发器的核心是主从锁存器结构，有传输门和反相器组成在时钟上升沿前，通过传输门将D到主锁存器的存储节点，时钟上升沿后，主锁存器的状态被传递到从锁存器，输出Q
原因：① 数据信号传播延时（时钟信号和数据到达主锁存器的时间存在差异，数据需要在时钟沿前稳定足够时间） 数据到达的时间+接受寄存器访问的时间<时钟到达时间
② 主锁存器的状态经过从锁存器的传输门和内部逻辑门传递到输出Q； 时钟沿后数据立刻变化可能干扰从锁存器的状态转移过程
5、IC从设计到制造的流程 。前仿真和后仿真是什么
答：首先是芯片设计阶段：需求分析->逻辑设计与前仿真->布局布线与后仿真
其次是晶圆制造阶段：晶圆制备->光刻与刻蚀->薄膜沉积和离子注入->金属互联->封装和测试。
前仿真和后仿真的区别：
① 在逻辑设计阶段进行的仿真->验证功能正确性，不设计物理布局和寄生参数
② 布局布线完成后，结合寄生参数（电阻、电容）的仿真，验证时序、功耗和信号完整性。最重要的在于通过系统方法将缺陷压缩到可接收的范围内
前者关注功能正确性；后者关注时序、功耗和信号完整性
6、对验证的理解，比如说你说的把Bug都找出来、
答：验证是一个系统化的过程，核心在于确保设计是否满足规格书的功能、性能和接口要求

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三面，前两轮技术面项目、八股都有问，还手撕了两道代码题，都是比较简单的三分频和状态机，最后终面主管面挂了，主管面同样问的技术问题，问的都是比较深比较开放性的问题，没有准备的很好，挂了。

前两面比较简单，主要是项目、八股和手撕题，最后主管面问了开放性问题，比如举例说明如果代码覆盖率100%了，功能覆盖率没达到100%可能是什么原因现象导致的以及你在验证项目过程中验出了哪些比较大或者记忆犹新的bug之类的，面对这些开放性问题没有准备的很好。

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一面20分钟
HR先让自我介绍然后问求职岗位意向
技术面问题
(1)信号的跨时钟域同步。包括单?特和多?特，对于单?特?然?两级寄存器同步最为?便。对于多?特，常考察异步FIFO以及握??法。要理解亚稳态的概念以及避免亚稳态的?法。
(2)说到亚稳态，就不得不说setup time 和 hold time。?定要掌握两种时钟约束和分析时钟约束的?法。清楚四种路径（输?到输出，输?到寄存器，寄存器到寄存器，寄存器到输出），并能找到关键路径。会计算最?的?作频率。
(3)分析和修复setup time validation（降低时钟频率，组合逻辑优化或拆分，提??作电压） 和 hold time validation（插?buffer，更难修复）
(4)能?verilog描述常?的电路结构，如：D触发器，计数器，分频（奇数倍分频，偶数倍分频，?数分频（如1.5倍）），同步FIFO，异步FIFO,序列检测器（FSM实现）

技术面问题
(1)信号的跨时钟域同步。包括单?特和多?特，对于单?特?然?两级寄存器同步最为?便。对于多?特，常考察异步FIFO以及握??法。要理解亚稳态的概念以及避免亚稳态的?法。
(2)说到亚稳态，就不得不说setup time 和 hold time。?定要掌握两种时钟约束和分析时钟约束的?法。清楚四种路径（输?到输出，输?到寄存器，寄存器到寄存器，寄存器到输出），并能找到关键路径。会计算最?的?作频率。
(3)分析和修复setup time validation（降低时钟频率，组合逻辑优化或拆分，提??作电压） 和 hold time validation（插?buffer，更难修复）
(4)能?verilog描述常?的电路结构，如：D触发器，计数器，分频（奇数倍分频，偶数倍分频，?数分频（如1.5倍）），同步FIFO，异步FIFO,序列检测器（FSM实现）

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