为了帮助职业圈网友能够及时了解华为的面试流程以及面试过程所涉及的面试问题,职业圈小编把刚获得的华为面试经验马上编辑好,快速提供给大家,以便能够尽快帮助到有需要的人。
面试的职位是fpga逻辑工程师。
通知到南研所面试,技术面和主管面一起,等待间里的大屏幕会显示自己对应的面试官位置,技术面结束后等待主管面,一上午结束
主管面问题:
1、职业规划,个人能力栈和职位的匹配程度
2、如何看待华为以奋斗者为核心的理念
技术面:
给了一套卷子,八股问题
面试的职位是天线工程师。
实习面试,面得华子2012天线工程师,线下面试,第一面10点左右,大概40min,主要问了项目的问题,面完了下楼等着,大概5min二面,二面压力面,比较有压力,会把这个问题刨根问底,最后35min,池子泡si。
1.实现超表面高透波率的方法;
2.如何进行测试,画图,详解;
3.父母的工作,db的概念;
4.简述遇到的挫折,怎样克服的;
5.你怎样更好的领导他人,对团队内的氛围如何调节,怎样赶在ddl前完成。
面试的职位是合同专员。
通过招聘网站看到的招聘信息。
面试分为两轮,第一轮纯英文面,第二轮业务主管面,总体难度不高。问了问相关的过往经历。
1.英文面试部分(自我介绍,介绍自己的优缺点,为什么从上一家离职,未来五年的职业规划)
2.主管面试。1)之前的过往经验2)对公司的了解 3)能接受加班吗4)未来的职业规划
面试的职位是数字芯片设计工程师。
面试官让我现场写出一个带使能端的D触发器Verilog代码,并分析其时序特点。随后,又深入问了STA中setup和hold的区别,还要求我解释打两拍同步器消除亚稳态的原理。整个过程技术性很强,也考察了表达和逻辑思维能力。
用 Verilog 写一个带使能的同步复位 D 触发器。
描述 blocking 和 non-blocking 赋值的区别及使用场景。
写一个多位加法器/分频器/FSM。
时序分析与STA:
什么是 setup 和 hold?违反会产生什么问题?
时钟偏移(skew)对电路有什么影响?
如何判断路径是setup path还是hold path?
综合与后端相关:
什么是门控时钟?为什么要使用它?
综合时 latch 被锁存住是怎么回事?如何避免?
如果后端告诉你 timing fail 了,你怎么debug?
亚稳态与时钟域跨越:
什么是亚稳态?怎么避免?
为什么打两拍能解决亚稳态问题?
项目与工程经验:
讲讲你参与过的一个 RTL 项目,模块划分和关键难点。
你有没有debug过仿真中波形异常?怎么定位的?
面试的职位是单板硬件开发。
一共三轮面试,在同一天完成。上午一面,下午二面三面。有的开了摄像头有的没开,主要是自我介绍,然后介绍项目,再问几个相关的技术问题,最后问公司文化,工作意愿。
关于笔试的一些题目的再度提问,介绍项目,项目的细节,并让在纸上画出框图,后面还要拍照,问了经典的电路,然后就是华为的价值观,如何看待加班等。
面试的职位是c语言工程师。
通过线下招聘会取得的面试机会。要先进行机试,一共有两道题,难度为leetcode上的easy到medium,但是不会告诉你没通过的测试用例,需要有比较强的全盘思考能力。
面试主要问数据结构和操作系统相关的问题,常见的堆、栈、队列、树等,会有一些medium到hard的题,有的讲思路即可,有的要给出一定代码。